Projeto em VDHL de um relógio com funcionalidades e ajustes básicos de horas e minutos implementando em uma FPGA.
A arquitetura foi projetada seguindo um modelo de processador genérico + periféricos.
A descrição e guia completo do relógio estão no Relatorio.pdf.
O enunciado está em Enunciado_projeto.pdf.
O pseudocódigo do relógio em Python, o código em Assembly, o assembler e o binário para o relógio estão na pasta Assembly.
O projeto em VHDL está na pasta Vhdl_project.
Feito na disciplina de Design de Computadores no 6º Semestre de Engenharia de Computação do Insper por Eli Jose e Pedro Azambuja.